1 はじめに
1-1 CADで用いる言葉
1-2 ゲートと端子
1-3 真理値表\r
1-4 データと制御信号
1-5 セレクタ
1-6 フリップフロップ
1-7 数値データの表現
2 演算回路
2-1 加算
2-2 加減算
2-3 階層設計
2-4 シフト
2-5 機能選択
2-6 演算回路
2-7 演習問題(1)
3 ハザードと回路
3-1 ハザード
3-2 同期回路
3-3 非同期回路
3-4 同期回路でのハザード要因
3-5 演習問題(2)
4 レジスタ
4-1 並列レジスタとシフト・レジスタ
4-2 レジスタ
4-3 演習問題(3)
5 プログラム・カウンタ
5-1 バイナリ・カウンタ
5-2 2n進バイナリ・カウンタ
5-3 2n進以外のバイナリ・カウンタ
5-4 プログラム・カウンタ
5-5 演習問題(4)
6 シーケンサ
6-1 ジョンソン・カウンタ
6-2 ストップ・モーション
6-3 シーケンサ
6-4 演習問題(5)
7 入出力バッファ
7-1 バッファ
7-2 内部バッファ
7-3 外部バッファ
7-4 入出力バッファ
7-5 演習問題(6)
8 アーキテクチャ
8-1 アーキテクチャ
8-2 主要構成要素
8-3 ステージ
9 マルチプレクサなどの具現化
9-1 マルチプレクサの具現化
9-2 演算回路の具現化
9-3 レジスタの具現化
9-4 プログラム・カウンタの具現化
9-5 入出力バッファの具現化
10 シーケンサの具現化(1)
10-1 具現化の手順
10-2 経路の確保
10-3 データの固定
10-4 メモリ
11 シーケンサの具現化(2)
11-1 データ・パス毎のフローチャート
11-2 フローチャートの修正
11-3 フローチャート全体
11-4 フローチャートのモジュール化
11-5 メイン・シーケンサ
11-6 サブ・シーケンサ
11-7 演習問題(7)
12 シーケンサの具現化(3)
12-1 命令デコーダ
12-2 シーケンサの具現化
12-3 演習問題(8)
13 マイクロ・プロセッサの具現化
13-1 テスト容易化設計
13-2 テスト入力用回路
13-3 テスト出力用回路
13-4 マイクロ・プロセッサの具現化
13-5 パワー・ゲートによる修正
13-6 テストデータ
13-7 演習問題(9)
14 演習問題の解答など
14-1 演習問題の解答
14-2 様々なカウンタによる演習問題
15 ログイン，ログアウト
15-1 ログイン(XDMあり)
15-2 ログイン(XDMなし)
15-3 ログアウト(XDMあり)
15-4 ログアウト(XDMなし)
16 回路図入力(基本)
16-1 CADの起動
16-2 ライブラリの作成
16-3 スケマティックの作成
16-4 セルの呼び出し
16-5 ピンの作成
16-6 ネットの作成
16-7 ワイヤ・ラベルの付加
17 回路図入力(応用)
17-1 伸縮
17-2 複写
17-3 配列上に複写
17-4 削除
17-5 移動
17-6 セルの変更
17-7 ワイヤ・ラベルの変更
17-8 ピンの変更
17-9 ワイヤ・ラベルを付けるネットの変更
17-10 画面の拡大
17-11 領域の選択
17-12 特性による選択
17-13 枠の作成
18 回路図検査など
18-1 スケマティックの検査
18-2 ワイヤ・ラベルの検査
18-3 エラー及び警告箇所の参照
18-4 エラー及び警告箇所の消去
18-5 印刷
18-6 設定を伴う印刷
18-7 スケマティックの保存
18-8 スケマティック作成の終了
18-9 CADの終了
19 階層設計(基本)
19-1 スケマティック(下の階層)の作成
19-2 スケマティック(下の階層)からシンボルの作成
19-3 スケマティック(上の階層)の作成
19-4 シンボルの呼び出し
19-5 (上の階層)→(下の階層)
19-6 (下の階層)→(上の階層)
20 階層設計(応用)
20-1 シンボルの作成
20-2 形の作成
20-3 シンボルの検査
20-4 シンボルの保存
20-5 シンボル作成の終了
21 論理シミュレーション
21-1 論理シミュレーション
21-2 [Design Entry]
21-3 [Create Verilog Netlist]
21-4 [Design Verification]
21-5 [Test Data]
21-6 [TSTL Converter]
21-7 [Verilog Simulation]
21-8 [Simulation Result Verifier]
21-9 [Timing File]
21-10 [TSTL2 Test Data Creation]
21-11 [Output TDL]
22 ショートカットキー
22-1 Schematic window
22-2 Symbol window
22-3 Schematic／Symbol window
1-1 CADで用いる言葉
1-2 ゲートと端子
1-3 真理値表\r
1-4 データと制御信号
1-5 セレクタ
1-6 フリップフロップ
1-7 数値データの表現
2 演算回路
2-1 加算
2-2 加減算
2-3 階層設計
2-4 シフト
2-5 機能選択
2-6 演算回路
2-7 演習問題(1)
3 ハザードと回路
3-1 ハザード
3-2 同期回路
3-3 非同期回路
3-4 同期回路でのハザード要因
3-5 演習問題(2)
4 レジスタ
4-1 並列レジスタとシフト・レジスタ
4-2 レジスタ
4-3 演習問題(3)
5 プログラム・カウンタ
5-1 バイナリ・カウンタ
5-2 2n進バイナリ・カウンタ
5-3 2n進以外のバイナリ・カウンタ
5-4 プログラム・カウンタ
5-5 演習問題(4)
6 シーケンサ
6-1 ジョンソン・カウンタ
6-2 ストップ・モーション
6-3 シーケンサ
6-4 演習問題(5)
7 入出力バッファ
7-1 バッファ
7-2 内部バッファ
7-3 外部バッファ
7-4 入出力バッファ
7-5 演習問題(6)
8 アーキテクチャ
8-1 アーキテクチャ
8-2 主要構成要素
8-3 ステージ
9 マルチプレクサなどの具現化
9-1 マルチプレクサの具現化
9-2 演算回路の具現化
9-3 レジスタの具現化
9-4 プログラム・カウンタの具現化
9-5 入出力バッファの具現化
10 シーケンサの具現化(1)
10-1 具現化の手順
10-2 経路の確保
10-3 データの固定
10-4 メモリ
11 シーケンサの具現化(2)
11-1 データ・パス毎のフローチャート
11-2 フローチャートの修正
11-3 フローチャート全体
11-4 フローチャートのモジュール化
11-5 メイン・シーケンサ
11-6 サブ・シーケンサ
11-7 演習問題(7)
12 シーケンサの具現化(3)
12-1 命令デコーダ
12-2 シーケンサの具現化
12-3 演習問題(8)
13 マイクロ・プロセッサの具現化
13-1 テスト容易化設計
13-2 テスト入力用回路
13-3 テスト出力用回路
13-4 マイクロ・プロセッサの具現化
13-5 パワー・ゲートによる修正
13-6 テストデータ
13-7 演習問題(9)
14 演習問題の解答など
14-1 演習問題の解答
14-2 様々なカウンタによる演習問題
15 ログイン，ログアウト
15-1 ログイン(XDMあり)
15-2 ログイン(XDMなし)
15-3 ログアウト(XDMあり)
15-4 ログアウト(XDMなし)
16 回路図入力(基本)
16-1 CADの起動
16-2 ライブラリの作成
16-3 スケマティックの作成
16-4 セルの呼び出し
16-5 ピンの作成
16-6 ネットの作成
16-7 ワイヤ・ラベルの付加
17 回路図入力(応用)
17-1 伸縮
17-2 複写
17-3 配列上に複写
17-4 削除
17-5 移動
17-6 セルの変更
17-7 ワイヤ・ラベルの変更
17-8 ピンの変更
17-9 ワイヤ・ラベルを付けるネットの変更
17-10 画面の拡大
17-11 領域の選択
17-12 特性による選択
17-13 枠の作成
18 回路図検査など
18-1 スケマティックの検査
18-2 ワイヤ・ラベルの検査
18-3 エラー及び警告箇所の参照
18-4 エラー及び警告箇所の消去
18-5 印刷
18-6 設定を伴う印刷
18-7 スケマティックの保存
18-8 スケマティック作成の終了
18-9 CADの終了
19 階層設計(基本)
19-1 スケマティック(下の階層)の作成
19-2 スケマティック(下の階層)からシンボルの作成
19-3 スケマティック(上の階層)の作成
19-4 シンボルの呼び出し
19-5 (上の階層)→(下の階層)
19-6 (下の階層)→(上の階層)
20 階層設計(応用)
20-1 シンボルの作成
20-2 形の作成
20-3 シンボルの検査
20-4 シンボルの保存
20-5 シンボル作成の終了
21 論理シミュレーション
21-1 論理シミュレーション
21-2 [Design Entry]
21-3 [Create Verilog Netlist]
21-4 [Design Verification]
21-5 [Test Data]
21-6 [TSTL Converter]
21-7 [Verilog Simulation]
21-8 [Simulation Result Verifier]
21-9 [Timing File]
21-10 [TSTL2 Test Data Creation]
21-11 [Output TDL]
22 ショートカットキー
22-1 Schematic window
22-2 Symbol window
22-3 Schematic／Symbol window
